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    檢測/傳感器/汽車電子及其他

    FPGA與DSP聯合應用

       班.級.規.模.及.環.境
           堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。注意:本課程一旦開課不予退費。
       時間地點
    上課地點:【上!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
    最近開課時間(周末班/連續班/晚班):
    FPGA和DSP聯合班:2021年9月6日(請抓緊報名)
       學時和費用
            ★課時: 請咨詢在線客服

            
            ☆注重質量
            ☆邊講邊練

            ☆合格學員免費推薦工作


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            1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
            2、培訓結束后免費提供半年的技術支持,充分保證培訓后出效果;
            3、培訓合格學員可享受免費推薦就業機會。

       .課.程.大.綱.:

    FPGA與DSP聯合應用

    FPGA與DSP聯合應用
    課程簡介: DSP應用是展示FPGA優勢的最有效場合。通過本次課的學習,可以幫助學員掌握使用FPGA實現DSP的基本理論和實現方法。掌握針對DSP的Verilog編程方法,實現如Cordic算法、FFT IP Core使用等經典內容。
    培訓時長: 四天
    必備條件: 熟練掌握Verilog HDL
    獲得技能: 掌握使用FPGA實現DSP的基本理論和實現方法。
    .課.程.大.綱.: 第一階段
    Verilog for DSP
    第二階段
    Cordic算法實現
    第三階段
    浮點算法的定點處理
    第四階段
    浮點數與定點數
    第五階段
    浮點如何轉定點
    第六階段
    FPGA實現DSP的優勢及應用的典型場合
    第七階段
    多速率信號處理(中頻數字化的理論)
    第八階段
    帶通采樣定理
    第九階段
    內插與抽取
    第十階段
    FFT IP Core的使用方法
    第十一階段
    FPGA+DSP架構分析